allegro盘中孔怎么不报错 日期:2019-11-04 栏目:Cadence Allegro论坛 浏览:次 Set>Constraints...>点击Physical(lines/vias)rule set栏中的set valuses...按钮,将pad/pad direct connect设置成not allowed 上一篇:关于20H原则 下一篇:DDR FLY_BY拓扑时,DDR之间的间距 内容版权声明:除非注明,否则皆为本站原创文章。 转载注明出处:http://www.dodopcb.com/ziyuan/Allegrojiqiao/94.html 相关推荐 2019-11-091Allegro AV inline的设置 2019-11-092Allegro铜皮避让线的形状设置 2019-11-093Allegro光标显示设置 2019-11-094Allegro自动保存设置 2019-11-095Allegro输出结构文件