2. 保留列：Pin Name(物理管脚，如A9)、MinDelay(ps)、MaxDelay(ps)，其余全部删除
3. 延时取值：高速 DDR 常用 (Min+Max)/2取平均值；也可只用 MaxDelay（保守时序）
4. 新增三列：
· RefDes：板上 FPGA 位号，如U1
· Package：FPGA 封装名，如CLG484，必须和 Allegro 封装名字完全一致，大小写敏感
· Unit：ps（Allegro 原生支持 ps 单位，不需要强行转 mil，不建议网上流传的 ×6 经验换算，优先使用 ps 时间单位，由 Allegro 叠层介电常数自动换算长度）AMD
5. 删除表头多余说明行，不要空行，另存为*.csv（CSV 逗号分隔，不要 utf-8 带 BOM，保存为 ANSI）
❗坑点：PinName 必须是物理封装管脚 A9/B10，不是 FPGA 内部 IO 网络名，大小写严格匹配 PCB 封装管脚名，错一个就导入无效。
格式如下：j2 位号 1.00 长度 ml单位
文末附相关CSV文件
Allegro PCB 导入 Pin-Delay
1. 打开 brd，FPGA 器件已经放置在板上
2. 菜单：File → Import → Pin Delay
3. 在弹窗：
· Pin delay file：选择处理完成的 csv
· Refdes name：填入位号 U1，也可以在 PCB 界面鼠标点选 FPGA 器件自动填充
· Package name：核对封装名
· Delay units：文件内写 ps 就选 ps
4. 点击Import，提示成功后 Close。
2. 顶部菜单：Analyze → Analysis Modes
3. Electrical Options，勾选 Pin Delay，确定，否则等长 DRC 不会计入 FPGA 封装延时。
4. 校验是否导入成功： CMGR → Properties → Component → Pin Properties，筛选 U1，查看每个 pin 的 Pin Delay 数值是否加载进来。
现象：Match Group 等长表格不会直接显示 pin delay 原始值，总相对延时 = PCB 走线长度 + pin-delay，只有设置 match group 后总 skew 才会体现封装延时贡献。
2. 菜单：File → Import → Pin Delay
· Pin delay file：选择处理完成的 csv
· Refdes name：填入位号 U1，也可以在 PCB 界面鼠标点选 FPGA 器件自动填充
· Package name：核对封装名
· Delay units：文件内写 ps 就选 ps
4. 点击Import，提示成功后 Close。
开启 Pin-Delay 参与 DRC 等长计算（必做）
1. 打开 Constraint Manager 约束管理器2. 顶部菜单：Analyze → Analysis Modes
3. Electrical Options，勾选 Pin Delay，确定，否则等长 DRC 不会计入 FPGA 封装延时。
4. 校验是否导入成功： CMGR → Properties → Component → Pin Properties，筛选 U1，查看每个 pin 的 Pin Delay 数值是否加载进来。
现象：Match Group 等长表格不会直接显示 pin delay 原始值，总相对延时 = PCB 走线长度 + pin-delay，只有设置 match group 后总 skew 才会体现封装延时贡献。
通过网盘分享的文件：allegro pin延时导入 步骤
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